英特尔怎么样？
英特尔的10nm工艺正处于爬产阶段，它和代工厂的7nm+工艺类似。英特尔的10nm工艺使用了代工厂没有使用的一些尺寸增强技术，对于一些随机逻辑单元来说可能密度更高，但代工厂的SRAM单元尺寸更小，所以哪种工艺密度更高取决于具体设计。
英特尔公司光刻总监Janice Golda在最近接受采访时表示，英特尔还没有决定是否推出一个EUV节点，但是在准备就绪时会推出。
英特尔对工艺的进展介绍引申出一个因问题，7nm何时爬产？英特尔曾经表示是2020年，但可能会跳票。
英特尔正在计划推出10nm+和10nm++工艺，当被问及英特尔是否可能为其中一个工艺引入EUV时，Janice表示可以。据我估计，英特尔会在2019年推出的10nm+工艺上采用EUV。
5nm逻辑工艺（5）
在5nm中会更广泛地在11层或12层中使用EUV，EUV用于触点、过孔以及关键金属层，也可能用于鳍片切割。
鳍片和栅极目前分别采用SAQP和SADP工艺生产。由于SADP和SAQP能够产生晶体管成型所需的平滑线条和空间，因此我预计，即使引入了EUV，SADP和SAQP工艺也能继续使用。然而，在产生5nm的鳍片时，需要使用4或5个基于SAQP工艺的切割掩模，这道工艺可以用单个EUV切割掩模来替代。
最小金属间距将是将是26nm，这是1D EUV的间距阈值。
三星的路线图是在2019年推出6纳米和5纳米，而台积电也宣布将在2019年推出5纳米。格罗方德还没有宣布5nm的推出日期，据我预计会是2020年。
为了实现5nm逻辑工艺，需要以下条件：
和7c/7+工艺相同的条件；
保护膜的传输效率> 90%或更好；
光化检查技术是必须的；
更好的光刻胶。一位光刻技术专家曾经说过，5nm的缺陷率太高了，光刻胶的剂量可能会在70mJ/cm2左右。除非使用更好的光刻胶，否则剂量会随着间距的缩小而增加，为了实现合适的吞吐能力，我们需要把剂量控制在50mJ/cm2以下。鉴于6nm/5nm的推出时间预计为2019年底，因此留给光刻胶的改善时间只有12到18个月。
EUV吞吐能力
了解保护膜的吞吐能力和光刻胶剂量如何影响EUV的吞吐能力是非常重要的。ASML有许多可调整项可用于优化EUV工具，但是我无法得知它的吞吐能力模型，所以下面给出的只是对吞吐量的简单近似。此处所示的吞吐能力不是绝对值，只是表示相对的影响。
首先要了解的第一件事是光通过曝光工具的路径。EUV光穿过保护膜（如果使用保护膜的话）后，从光罩上反弹，然后再次穿过保护膜（如果使用保护膜的话）。还有一种可选的类似于保护膜的薄膜，可以实现更高的传输效率。图1显示了光在曝光工具中的传输路径。
图1 光在曝光工具中的传输路径
目前，保护膜的透光率为83%，通过两次后，只有69%的光线到达晶圆上，如果再使用薄膜的话，透射率就降到了60%。如果将保护膜的透光率提高到90%，那么只有81%的光线到达镜片上，如果晶圆同时带有保护膜和薄膜的话，透射率便会降至77%。
图2显示了吞吐能力和剂量以及透射率的关系。
图2 EUV系统吞吐量
图2中的虚线表示在250瓦的光源下，采用96个步骤，不使用保护膜，剂量为20mJ/cm2，吞吐能力能够达到ASML之前宣布的125wph。在ISS会议上，ASML谈到了以更低的功率、更长的正常运行时间得到125wph吞吐能力的方法。如果需要更多的工艺步骤的话，吞吐能力便会下降，逻辑器件的平均工艺步骤为110个左右。逻辑芯片不会填充整个光罩区域。图2显示了剂量对吞吐能力的巨大影响。ASML可以通过一些方式将这个曲线平坦化，降低剂量的影响，但是剂量仍然是影响吞吐能力的一个关键因素。
