在大节点之间，比如从16nm迁移到7nm上更加困难。 他表示，这需要从双重图案转变为计算设计平台，并采用完全不同的规则。所有这些都体现在网络芯片上，网络芯片（NoC）充当CPU、缓存，加速器和存储器之间的耦合逻辑器件。
“硅使我们能够在同一颗芯片上集成更多功能，但从设计的角度来看，您仍然可以把网络芯片称为IP模块，因为SoC设计人员可以将此NoC用作构建模块，而无需深入了解它的实施细节，”Winefeld说道，。 “只要它遵守这些协议，逻辑正确并满足延迟、带宽和服务质量等这些高级别系统要求，将这个IP硬化就没有什么意义。你可以想象一下，这个NoC位于它所连接的IP之间的通道中，这些IP可以是硬的也可以是软的。用作连接目的的NoC则是软的，NoC的拓扑结构和布局差别很大，对于被使用的SoC而言，它是特定的。”
让IP块一起工作只是问题的一方面， 能够在功能测试芯片中验证这些IP是另外一回事。
“如果你是一个IP供应商，那么你需要在所有较小尺寸的工艺节点上完成功能测试芯片，因为人们会问到这个问题，”ClioSoft市场营销副总裁Ranjit Adhikary说。“他们并不是很关心这是一个硬核还是一个软核。 他们想知道的是，你是否已经完成了功能测试芯片。由于一次性工程费用很高，这件事具有相当大的挑战性。对于一家小公司来说，如果你无法保证能够得到很多订单，在测试芯片上进行投资就会非常困难。如果你是一家系统公司，正在使用自己的IP，那么这笔钱还算花的有意义。但是你仍然需要考虑做功能测试芯片将花费多少钱，需要付出多少努力，因为将IP迁移到高级节点时的成本非常高。”
除此之外，还有更多验证工作。
西门子公司Mentor产品营销总监John Ferguson表示：“肯定需要进行大量额外的验证，而且要真正检查每个小问题的影响，以避免盲目忽略隐患。我觉得，这也意味着需要更多早期试错，以确保最后的成功。我们曾经认为并希望用上EUV光刻技术之后，事情会变得更好或者更容易一些，但是事实证明，我们太乐观了。EUV可能会在一两个层面上让事情容易一些，但不是整体，板块之间的相互依赖性太多，所以最终还是于事无补。有人会说，＇看，这有一大堆好处＇，但是当你真的理解了就会发现，天底下没有免费的午餐，你必须拿别的东西来换取这些好处。”
解决所有这一切问题的一个可能解决方案引起了先进工艺芯片设计人员的注意，主要涉及到将在不同工艺节点上开发的IP和块进行更多的混合和匹配。
NetSpeed Systems市场与业务发展副总裁Anush Mohandass指出，异构性正在推动有关SoC设计的新思路。
“这里出现的一个趋势是多层芯片的概念，其中，基础层可能包含在28nm工艺上设计的I／O和一些外围设备，用于提升性能的各种计算部件放在另外一个单独的层上，也许是16nm或7nm，“Mohandass说。“这些层需要某种形式的智能链接结合在一起。”
“从逻辑上讲，这可能是一个大的SoC，但是你可以对其进行分区，”Mohandass指出。 “即便存在一个标准IP，我们还可以以分而治之的视角看待它。他们说，＇这是我的CPU子系统，这是我的图像子系统，这是我的内存子系统，＇你用不同的子系统划分设计，然后将它们整合在一起。 我们现在看到的情况很类似，除了这几个子系统都存在于各自单独的芯片上之外，在概念上仍然是相同的。我们只是把这些子系统放到同一个封装中而已。当然，很显然这里需要一个相当复杂的互连，但是这种多层芯片在更精密的工艺节点上越来越受欢迎。”
当然，有些问题并没有消失，比如层规划。而且，虽然节点升级的速度越来越快，某些先进工艺元器件的开发时间却越来越长了。
Synopsys公司物理实施部门技术市场经理Mark Richards说：”在整个流程中，布置这个步骤出现得更早了。你仍然必须从v0．1或v0．5开始设计，整个设计过程变得更长了。在工艺的开发中，需要和领先客户进行更多的互动，以顺利推动所有事情。但是节点更新的速度，以及半节点推出的速度更快了，使得这些工作更加难做了。”
从晶圆制造厂的角度来看，将芯片的逻辑器件部分缩放，其它保持在相同的工艺节点上，能够更快地实现半节点的爬产。这样做是否能让IP开发商的工作变得更容易目前尚不完全清楚，但这似乎是一个具有吸引力的选项。“如果你只是想在新设计中以和之前完全一样的方式使用这个IP，而且该新设计中的其它一些组件将会使用或者利用新节点的这些功能，那么新节点的IP开发工作并不是太难，因为通常情况下，新节点IP的容限更低，只不过是需要适应更艰难的规则。”Mentor的Ferguson说。
新节点的IP开发还牵扯到工程资源。Cadence的Wong说：“在很多次工艺节点的过渡期，我们都给IP支持配备了大量聪明的工程师，在我们完成一个节点的完整IP支持之前，新的节点又出现了，我不知道这种趋势是否仍然会持续下去。”
