面对激烈的市场竞争，终端消费电子产品在“轻、薄、短、小”的外形尺寸以及多元功能的追求不曾停歇，目前封装业研发重点在于把厚度做最大利用，3D IC技术是目前唯一能满足上述需求的关键技术，这项技术是利用 3D IC堆叠、矽穿孔、TSV等技术将芯片整合到效能最佳、体积最小的状态。
什么是3D IC？
将一只移动处理器芯片与独立的存储芯片结合到一起，这是一种自然发展出来的3D结构。而减少IC之间互连的长度可能会给移动系统应用的性能、功率和封装尺寸带来一种巨大的飞跃，主要动力就是3D IC。
SoC设计基础架构一直是IC产业的经典。因此，从SoC生产转向多芯片策略，成为让大多数公司望而生畏的一大挑战，因为他们长期依赖且熟悉支持SoC设计流程的现有庞大基础架构。SoC的设计和验证流程业已建立，而且也已经被设计师使用了数十年。针对某个工艺节点，代工厂提供了一套设计规则，SoC设计人员必须严格遵循这些规则，以确保代工厂正确地制造SoC。电子设计自动化（EDA）公司开发自动化流程，用于协助设计人员分析SoC设计，以进行实体验证、连接性检查、寄生组件参数撷取，以及布局后硬件仿真等。
相较于在PDK和自动化EDA流程中提供既有且经验证的SoC基础设施，目前还没有为多芯片工艺提供类似的标准化产业安全网络。大多数的封装设计仍处于手动组装阶段。除了描述预期设计规则的文本文档案之外，封装设计和验证流程通常几乎少有封装设计附带形式签核要求。因此，用于封装设计和验证的EDA工具功能通常也更加简单。如果少了支持和验证的自动化设计流程协助，许多传统的SoC设计公司应该都不愿意将3D IC市场视为可行的商业选择。
各EDA供应商正在建立面向3D设计的工具
为了缓解3D堆叠IC的挑战，很多公司都在采用一种中间方式，即2．5D，用一种无源的硅中介层来连接各个片芯。很多业内人士都将2．5D方案看成是到达3D IC的一个缓慢上升的迁移路径。
对于支持新3D IC项目的EDA工具的选择，可能会使实现设计的方式产生差别。尽管可以采用现有的2D IC工具，但如果增加一些应对3D设计挑战的技术还是有好处的。大多数主要EDA供应商都对3D IC采用一种谨慎的观望态度，不到最终不会给自己的2D工具增加功能。同时，很多较小的EDA供应商则正在建立面向3D设计的工具。
例如三星电子公司推出了一款3D IC，该公司将一只存储芯片堆叠在硅片芯上，两者间采用了（垂直的）TSV（硅通孔）金属化孔，在芯片的顶部和底部都建立了连接。TSV技术能够实现一种广泛的I／O存储接口，较其它方案的功率降低多达75％，因为其互连与I／O电路的负载电容较小。
Xilinx公司也在自己新的2．5D SSI（堆叠硅互连）FPGA中采用了这种方法，其主要是在一个无源硅中介层上堆叠这些片芯，从而能够在FPGA之间做出1万多个互连。SSI较其它方案在每瓦I／O带宽性能上提高了两个以上数量级，这也再次说明了2．5D与3D在功耗与性能方面的差异。
新的封装验证技术
针对多芯片工艺，我们目前看到代工厂和OSAT公司开发并提供了3D IC封装设计套件PDK组件。此外，还有组装级设计套件ADK，实体验证可经由设计规则检查（DRC）确保封装的所有组件都以满足所有制造要求的方式布置。
在SoC市场中，代工厂和第三方为SoC提供预先验证和预先表征的IP。SoC设计人员根据设计要求将这些IP整合于其设计中，以及100％的信心IP将按照SoC的规定工作。目前最大的问题之一是如何弥合IC设计和封装设计流程之间的当前差距。
如果我们将单个SoC中原有的组件分解为单个磊晶，将它结合至3D IC封装中，而SIP封装并无一定形态，SIP封装可根据不同芯片排列方式与不同内部结合技术的搭配，生产定制化产品，满足客户定制化需求，例如采取多种裸芯片或模块进行平面式2D封装（MCM等）或3D（MCP、SatckDie、PoP、PiP等）封装，其内部的互连技术可以使用引线键合，也可使用倒装焊或TSV等，还可采用多功能性基板整合组件的方式，将不同组件内藏于多功能基板中，最终实现功能整合。
TSV助力SIP向3D发展的道路艰险
TSV和WB金属线连接以及倒装FC中的bumping都是一种连接技术。TSV在芯片间或晶圆间制作垂直通道，实现芯片间垂直互联。相比引线键合技术以及倒转片技术，TSV连线长度缩短到芯片厚度，传输距离减少到千分之一；可以实现复杂的多片全硅系统集成；可以显著减小RC延迟，提高计算速度；显著降低噪声、能耗和成本。
TSV最早应用于CIS封装，目前成本较高，主要应用于图像传感器、转接板、存储器、逻辑处理器＋存储器、RF模组、MEMS晶圆级3D封装等高端封装。但目前还面临很多技术难题：
1、TSV的不足
3D IC的EDA工具开发必须起始于TCAD，用于建立TSV物理特性的模型。设计人员必须解决TSV会给靠近过孔开口处的有源硅区带来应力，因为这可能干扰电路的工作。
2、增加平面规划级
由于现有EDA工具都不支持TSV的自动化布局与布线，因此必须用当前做2D IC设计的工具，手动地增加工具。要修改2D工具与设计数据库使之支持3D IC概念，会遇到很多挑战。在设计中，最典型的就是3D IC改变了2D设计的布局，增加了通过TSV做连接的背面金属层。
在平面规划与布局阶段给一只芯片增加了TSV以后，下一个挑战将是连接分配。布线工具必须能够分配连接，并优化通过TSV连接到背面凸块的线长。对于3D IC设计，将一只3D芯片看成一组2D块去作物理实现，从而可以实现3D设计的自动化，但会导致一系列新问题，如设计分区、TSV分配、跨片芯的接口、电源与地的分布，以及相应的IR降与温度分析等。
3、定制工具
3D IC设计工具的市场一直过于狭小，无法吸引大型EDA公司的投入。普通的布局工具无法处理用于2D设计的传统方案，即将所有独立的数据组织成为一个大文件。而Max－3D则能够在每个晶圆级上维护技术文件，并有一个用于TSV互连的独立文件。
设计者通常不愿意去转换工具，或改变自己的2D流程，除非可以将一个普通IC布局工具用于自己的3D设计。然而，在某些时候，普通工具无法应付处理所需数据库的规模。
4、3D分区的设计工具
现在，制造商们提供用于3D IC早期规划和分区的工具。例如，Atrenta公司在SpyGlass－Physical Advanced工具中提供RTL原型技术，用于3D IC的早期规划与分区。2D的Atrenta SpyGlass工具使设计者能够在设计周期的前期就开始做物理实现的可行性分析，此时RTL可能还未完成。可以用它对多个平面规划配置做虚拟化与评估，分析实现的可行性，选择适当的硅IP，创建物理分区，以及生成针对IP和SoC实现的实现指导。
对于3D IC，必须找到一种能跨多级对设计分区的方式，并了解TSV对整个设计的影响，这样才能做早期的平面规划。
5、测试3D堆叠
测试问题是3D堆叠片芯的另外一个挑战。在3D IC的测试中有三大问题：确认好片芯、在封装堆叠中后为需重测片芯提供通道、以及为封装内做片芯间互连的TSV提供通道。
3D芯片级测试品质意味著什麽？
在进行3D测试之前，晶圆首先要经历晶圆测试；有些芯片可通过测试，另一些则否。通过测试的裸晶继续进行封装，然后进行封装测试，在这些环节还会发现更多不合格件。
1、传统晶圆和封装测试的比较
2、3D堆叠IC的晶圆与封装测试比较
如果裸晶缺陷覆盖率是95％，则10层芯片堆叠的最终封装良率将会是60％。显然地，如果5％的逃脱率导致40％的最终产品被丢弃，这并不是我们希望看到的。
3、嵌入式测试压缩和逻辑内建自测试组合的优点
3D封装需要非常高品质的晶圆级测试，以便只有“良品裸晶”被封装在一起。3D测试还需要已知合格的中介层、部份堆叠测试、TSV和封装测试。
逻辑内建自测试元件使系统自我测试成为可能，这对于汽车或医疗应用的IC尤为重要。添加单元内和非传统失效模型则能够使设计中数位逻辑元件的测试品质达到可接受的程度。除此之外还需要测试嵌入式IP、I／O以及TSV。
对于I／O和TSV，因为无法保证与ATE的电气接触，测试必须在非接触形式下进行。这是一个有待研究的领域；其中一种有趣的做法是使用边界扫描途径，为部份封装的元件进行晶圆级测试，以及封装内芯片之间的互连测试。
总结：
未来几十年内，3DIC都将凭借着更低的成本、更小的体积，以及推动芯片功能进化等优势，成为未来半导体产业的新典范，而3D堆栈DRAM和3D逻辑SoC应用将成为推动3DIC技术获得大量采用的最主要驱动力，接下来依序是CMOS影像传感器、功率组件和MEMS等。所谓的wide I／O接口以及在28nm采用TSV技术来大量制造移动／平板产品专用应用处理器芯片的情况也将有可能发生。但事实上，要成功推动3DIC，除了技术问题，还涉及到复杂的供应链部份，它要改变的层面非常多。因此，包括三星和台积电（TSMC）在内的晶圆代工巨擘们，都不停针对3DIC展开垂直整合布局，希望能满足领先无晶圆厂半导体公司，如高通、博通、Marvell、NVIDIA和苹果的需求，以及其它采取轻晶圆厂策略的业者如德州仪器、意法半导体和NEC ／瑞萨等。
未来在拓展3DIC业务时，业界必须寻求所谓的“虚拟IDM”模式，其中包括TSV蚀刻填充、布线、凸块、晶圆测试和晶圆级组装在内的中阶晶圆处理部份，有报告指出，其市场规模预计可达38亿美元。另外，后段的组装和测试部份，如3DIC模块等，预估将达46亿美元，而这些，都代表着先进封装产业未来可持续获得成长的商机所在。
