在今天的 IEEE 国际电子器件大会（IEDM 2019）上，台积电概述了其在 5nm 工艺上取得的初步成果。目前，该公司正在向客户提供基于 N7 和 N7P 工艺的产品。但在向 5nm 进发的时候，两者贾昂共享一些设计规则。据悉，与 7nm 衍生工艺相比，N5 新工艺将增加完整的节点，并在 10 层以上广泛使用 EUV 技术，以减少 7nm+ 制程的总步骤。此外，台积电会用上第五代 FinFET 技术。
（题图 via AnandTech）
TSMC 表示，其 5nm EUV 可将密度提升约 1.84 倍、能效提升 15%（功耗降低 30%）。当前测试的芯片有 256 Mb SRAM 和一些逻辑器件，平均良率为 80%、峰值为 90% 。显然，尽管新工艺能够缩小现代移动芯片的大小，但收益率要低得多。目前新技术正在处于早期测试阶段，预计可在 2020 上半年转入量产，预计 5nm 成品芯片可在 2020 下半年准备就绪。
目前 TSMC 7 nm 工艺可在每平方面积上堆积 1 亿个晶体管（约 96.27 mTr / mm2），5nm 新工艺可达 177.14 mTr / mm2作为试产的一部分，TSMC 会制造大量的测试芯片，以验证新工艺是否如预期般推进。其中包括一种静态随机存储（SRAM），以及一种 SRAM + 逻辑 I/O 芯片。
TSMC 展示了具有大电流（HC）和高密度（HD）特性的 SRAM 单元，尺寸分别为 25000 / 21000 平方纳米。同时，该公司正在积极推广有史以来最小的 HD SRAM 。
至于组合芯片，TSMC 表示其包含了 30％ SRAM、60％ 逻辑（CPU / GPU）、以及 10％ 的 IO 组件。SRAM 部分为 256 Mb，所占面积为 5.376 平方毫米。不过 TSMC 指出，该芯片不包含自修复电路，意味着我们无需添加额外的晶体管，即可实现这一功能。若 SRAM 占芯片的 30％，则整个芯片面积为 17.92 平方毫米左右。
目前 TSMC 公布的平均良率约为 80%，单片晶圆的峰值良率则高于 90% 。但 17.92 平方毫米的面积，意味着它并非高性能的现代工艺芯片。
通常情况下，芯片制造商会首先咋移动处理器上小试牛刀，以分摊新工艺的高昂成本吗，比如基于 7nm EUV 的麒麟 990 5G SoC（面积接近 110 平方毫米）。尽管 AMD Zen 2 芯片看起来很大，但并非所有组件都采用 EUV 工艺生产。不过展望未来，它也更适合迁移至 5nm EUV 。
在台积电试产的 CPU 和 GPU 芯片中，眼尖的网友，应该可以看出一些端倪，比如通过芯片可以达成的频率来逆推良率。在 TSMC 公布的数据中，CPU 可在 0.7 V 电压下实现 1.5GHz 主频，并在 1.2 V 电压下达成 3.25 GHz 频率。
至于 GPU，图中显示可在 0.65 V 时实现 0.66 GHz 频率，并在 1.2V 电压下提升至 1.43 GHz 。
对于未来的芯片来说，支持多种通信技术，也是一项重要的能力。因此在测试芯片中，TSMC 还介绍了高速 PAM-4 收发器。此前，我们已在其它地方见到过 112 Gb / s 的收发器。而 TSMC 能够以 0.76 pJ / bit 的能源效率，达成同样是速率。
若进一步推动带宽，TSMC 还可在肉眼可见的公差范围内取得 130 Gb / s 的成绩，且此时能效为 0.96 pJ / bit 。（对 PCIe 6.0 等新技术来说是好事）
为了改进越来越复杂的 EUV 工艺，TSMC 在基于 193 nm 的 ArF 浸没式光刻技术上花费了很多心思。曾经 28nm 制程的 30~40 道掩膜，现已在 14 / 10nm 上增加到了 70 道。有报道称，一些领先的工艺，甚至超过了 100 道掩膜。好消息是，TSMC 在文中表示，其将在 10 曾以上的设计中广泛使用精简掩膜的新技术。
在 IEDM 上，TSMC 还描述了七种不同的晶体管供客户挑选，包括高端的 eVT 和低端的 SVT-LL，uLVT、LVT 和 SVT（这三种都是低泄漏 / LL 的衍生版本），以及从 uLVT 大幅跳跃到的 eLVT 。
