Logic
对于3D NAND“节点”，可以轻松地根据物理层数进行定义，对于DRAM节点一般采用有源区的半节距，而逻辑节点几乎是公司营销人员称之为多少就是多少。
由于FinFET是3D结构，因此某些人认为当前的FinFET前沿工艺是3D，但在本次讨论中，我们认为3D是指器件堆叠，即允许堆叠多个有源层以创建器件堆叠的情况。在这种情况下，一旦采用CFET，3D逻辑器件将真正出现。图7列出了追求最新技术的3家公司的节点路线图。
图7．逻辑路线图。
由于英特尔与代工厂之间的分裂，此图中的节点比较变得复杂。英特尔遵循经典的节点名称，即45nm，32nm，22nm，14nm，而代工厂遵循的是“新”节点名称，分别为40nm，28nm，20nm，14nm。此外，英特尔在每个节点上微缩更多，因此Intel 14nm的密度与代工厂10nm类似，Intel 10nm的密度与代工厂7nm类似。
在图的顶部，我概述了基于交替的0．71和0．70倍微缩得到的节点名称系列。在图的底部，我按公司和年份列出了每个节点的晶体管密度。如前所述，晶体管密度是基于NAND和Flipflop单元的权重计算的。括号中每个节点的旁边是FF（FinFET），HNS（水平纳米片），HNS ／ FS（Forksheet，基于Imec的工作来提高密度）和CFET（互补堆叠的FET，其中nFET和pFET是垂直堆叠）。CFET量产之时，就是逻辑微缩从基于单层的微缩成为真正的3D解决方案之日，原则上CFET可以通过添加更多层来继续进行微缩。
图中粗体表示领先的密度或技术。2014年，英特尔凭借其14纳米工艺在密度上取得了领先地位。台积电在2016年以10纳米制程占据密度领先地位，并在2017年以7纳米制程保持领先地位。台积电和三星在7nm处的密度相似，但要达到5nm，台积电的微缩率要比三星大得多，2019年，台积电以其5nm技术保持工艺密度领先。如果三星在2020年实现HNS技术（我们称之为3．5纳米节点），那么他们可能会在密度上领先，并成为第一家制造HNS的公司。在2021年，TSMC的3．5纳米节点（我们称之为）可能会帮助他们返回到密度领先位置。如果英特尔能够实现他们通常目标的那种两年一次微缩的速度，我们相信他们可以在2023年在采用5纳米工艺时重新取得密度方面的领先。
图8给出了这些逻辑制程的掩模数量。EUV的引入减少了掩模数，如果没有EUV，我们可能会在此图表上看到100个以上的掩模。正如我们对NAND掩膜计数图所做的那样，虚线是平均掩膜数。我们还基于“相似”密度对工艺进行了分组，例如，将Intel 14nm与代工厂10nm工艺结合在一起，将Intel 10nm与代工厂7nm工艺结合在一起。
图8逻辑制程掩模数趋势。
图9显示了基于前面提到的NAND ／D触发器加权度量的每平方毫米晶体管的逻辑密度。
图9．逻辑密度趋势。
此图表上绘制了六种类型的制程。直到2014年左右，平面晶体管还是主要的前沿逻辑工艺，其密度每年提高1．33倍，FinFET接管了前沿技术，密度每年提高1．29倍。与FinFET并行，我们已经看到了FDSOI工艺的引入。FDSOI提供了更简单的工艺，更低的设计成本以及更好的模拟，RF和功耗，但无法与FinFET竞争密度或原始性能。当HNS从FinFET接管后，我们预计密度的提高速度将进一步放缓至每年1．16倍，最终CFET将接管并以每年1．11倍的速度增加密度。我们还根据IMEC的工作绘制了由垂直晶体管生产的SRAM，这些SRAM可能为高速缓存chiplet提供有效的解决方案。
图10展示了逻辑晶体管成本的趋势。
图10．逻辑晶体管成本。
图10通过将我们的战略成本和价格模型中的晶圆成本估算值与图9中的晶体管密度相结合，得出了每十亿个晶体管的成本。所有晶圆厂都是新建的工厂，每月产能为35，000片晶圆，因为这是将在2020年建成的逻辑晶圆厂的平均产能。晶圆厂与国家／地区对应关系为，GLOBALFOUNDRIES－德国（除14nm在美国），英特尔－美国（除以色列的10nm芯片），台积电－台湾，三星－韩国。
该图不包括掩模组或设计成本摊销，因此，在降低每个晶体管的制造成本的同时，能够使用这些技术的设计数量仅限于大批量产品。该图不包括任何封装测试或良率影响。
从130纳米降低到i32 ／ f28（英特尔32纳米／代工厂28纳米）每节点成本下降0．6倍，然后从i22 ／ f20到f16 ／ f14节点，由于代工厂决定为了FinFET而不微缩太多，成本降低速度减慢了。这种放缓导致许多业内人士错误地预测了成本削减的终结。从f16 ／ f14节点到i5 ／ f2．5节点，我们预计成本将以每节点0．72倍的速度降低，然后减速至每节点0．87倍。g1．25和g0．9节点分别是具有3个和4个堆叠层的通用CFET制程。
图11展示了掩模组摊销对晶圆成本的影响。
图11．掩模组摊销成本。
图11中的晶圆成本是基于台湾新建的晶圆厂，每月生产40，000片晶圆。摊销仅是掩模组，不包括设计成本。
该表列出了2020年250nm，90nm，28nm和7nm掩模组的掩模成本。请注意，这些掩模组在介绍时比较昂贵。掩模组成本是在一定数量的晶圆上摊销的，其标准化成本如图所示。在该表中，晶片成本比率是在掩模组上运行的100个晶片的摊销成本，除以在掩模组上运行的100，000个晶片的摊销成本。
从该图和表中，我们可以看到，掩模组摊销在250nm（比例为1．42x）时影响较小，而在7nm（比例为18．05x）时影响较大。设计成本摊销甚至更糟。最重要的是，设计和掩模组成本在先进节点是如此之高，以至于只有大批量产品才能吸收由此产生的摊销费用。
