英特尔EMIB-T技术:更大芯片尺寸下的高密度集成

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英特尔正以EMIB-T为核心,在先进封装技术领域迈出关键一步,融合了EMIB与TSV两项核心封装手段,不仅支持HBM4和UCIe等高带宽接口,还为Chiplet设计提供高密度互连能力。

通过与Cadence、西门子EDA、Synopsys等EDA巨头协作,英特尔正加速构建EMIB-T的设计工具链和生态系统。

在Chiplet正逐步走向主流的当下,EMIB-T或将成为支撑下一代高性能异构集成系统的基础。

Part 1

EMIB-T技术原理与突破:

将EMIB推向“通孔时代”

EMIB-T,即“EMIB with TSV(Through-Silicon Via)”,是在英特尔原有EMIB(嵌入式多芯片互连桥)技术基础上的一次关键升级。传统EMIB利用嵌入在封装基板中的硅桥,实现多颗裸晶之间的高速互连。

而EMIB-T则在硅桥中引入TSV通孔结构,使得信号可垂直穿越桥接芯片本体,实现更高密度、更短路径的垂直互连。

这种架构带来三大直接优势:

◎ 带宽提升:TSV大幅缩短互连距离,显著提升数据传输速率,能够支持HBM4等超高带宽需求;◎ 延迟降低:桥接器内部的TSV路径比传统封装走线更短,有效降低数据通信延迟;◎ 功耗优化:短路径低电容,有助于降低整体系统功耗,符合高性能芯片的PPA(功耗、性能、面积)优化目标。

从设计角度看,EMIB-T不再局限于简单的2.5D互连,而是向3D封装技术Foveros靠拢,使得在更大芯片尺寸下实现高密度集成成为可能,为未来异构计算平台提供灵活封装架构。

Part 2

EDA生态构建:

EMIB-T从技术原型

走向产品化的关键一步

英特尔在推广其EMIB-T技术的过程中,得到了EDA工具链的强力支持,并选择与三大EDA公司——Cadence、西门子EDA和Synopsys深度合作,旨在将EMIB-T真正推向量产级设计流程。

Cadence通过其EMIB-T封装解决方案,专注于多Chiplet架构集成,提供跨芯片间的时序、功耗、布局和互连协同设计能力,能够对多个裸晶与EMIB-T桥接器进行协同建模,从而大幅提高复杂系统的设计效率。

西门子EDA则推出了基于TSV的EMIB-T参考流程,在热分析、信号/电源完整性分析方面构建了完整的工作链条,并结合PADK(封装设计验证套件)支持设计验证,有效减少设计返工并提高良率。

Synopsys则通过其3DIC Compiler为EMIB-T构建了系统级互连模型,支持从RTL到封装集成的全流程设计,同时通过集成的仿真能力保障高频、高带宽设计的可靠性。

此外,英特尔还与Keysight EDA等厂商展开合作,进一步强化EMIB-T在不同Chiplet之间的互操作性,为生态系统的完善铺平道路。这一切表明,EMIB-T不仅是一项先进的封装技术,更是一个需要完整产业链配合的系统工程。

小结

随着Chiplet架构在高性能计算、AI加速器、数据中心SoC等领域快速普及,如何实现裸晶间的高效互连成为关键挑战。

传统的封装工艺已无法满足对带宽、密度和能效的极致追求。英特尔的EMIB-T正是在这一背景下诞生的技术突破。EMIB-T不仅保留了EMIB在2.5D封装中的灵活性,又融合了Foveros的TSV垂直互连能力,是一次从物理结构到EDA流程全面升级的尝试,将推动Chiplet从“实验室样机”走向“可规模化部署”的新阶段。

随着UCIe等通用标准的成熟,EMIB-T或将成为跨厂商、跨芯粒之间互联的“基建”,从而推动整个Chiplet产业链走向标准化、生态化发展。在先进封装日益主导芯片设计的今天,EMIB-T无疑将是值得关注的“底层引擎”。

       原文标题 : 英特尔EMIB-T技术:更大芯片尺寸下的高密度集成

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