日前，晶圆代工大厂台积电宣布与最新成立的云端联盟的其他创始成员合作，包括亚马逊AWS、益华电脑、微软Azure和新思科技，共同支持后端芯片设计的在线服务。此云端服务将帮助芯片设计工具缩短工作周期并扩大覆盖范围，使半导体行业在摩尔定律放缓的当前情况下继续挖掘芯片性能，不过，云端设计客制化尚处在初始阶段，有待进一步建立并优化其自定义网站。
在工艺技术层面上，一个N7+节点中可输出一个定制芯片，N7+节点可在多达4个叠层上使用EUV（极紫外光刻），而能在多达14个叠层使用EUV的5nm工艺将于明年4月开始风险性试产，采用EUV的目的是通过减少先进芯片设计所需的掩膜（mask）数量来节约成本。
台积电表示，基于对5nm工艺生产的Arm A72芯片测试，其速度提升14.7%到17.7%，而面积缩小1.8到1.86倍。同时，N7+节点的闸极密度增加 20%，功耗减少6%到12%，而对速度上的变化台积电并未说明。
N5节点的芯片设计目前可以启动，但大多数EDA（电子设计自动化）工具需要到今年11月份才能升级为0.9版本并进入准备状态。另外，虽然台积电的许多基础IP模块已经为N5准备就绪，但其他部分包括PCIe Gen 4与USB 3.1需要等到明年6月份才能做好准备。
N7+节点具备更紧密的金属间距和能有效降低动态耗电量的单翼库（single-fin library），此工艺将于明年4月份应用到车用芯片设计中。台积设计暨技术平台副总经理侯永清表示，N7+将提供与N7几乎相同的模拟性能（analog performance）。
据台积电称，N7的晶体管密度是Foundry 40nm节点的16.8倍。然而值得注意的是，其成本也随之增加。相关业内消息表示，N5设计总成本包括劳动力和授权费在内高达2亿到2.5亿美元，相比目前7nm芯片工艺1.5亿的成本高出许多，这使得对摩尔定律的追求限制在富裕消费群体。
