十三、制程
38． 技术：定义
晶体管结构中，电流从 Source（源极）流入 Drain（漏级），Gate（栅极）相当于闸门，主要负责控制两端源极和漏级的通断。栅极的宽度决定了电流通过时的损耗，表现出来就是手机常见的发热和功耗，宽度越窄，功耗越低。而栅极的最小宽度（栅长），就是芯片工艺中提到的制程
以 14 纳米为例，其制程是指在芯片中，线最小可以做到 14 纳米的尺寸，缩小电晶体的最主要目的就是为了要减少耗电量，然而要缩小哪个部分才能达到这个目的？上图中的 L 就是我们期望缩小的部分。藉由缩小闸极长度，电流可以用更短的路径从 Drain 端到 Source 端
电脑是以 0 和 1 作运算，要如何以电晶体满足这个目的呢？做法就是判断电晶体是否有电流流通。当在 Gate 端做电压供给，电流就会从 Drain 端到 Source 端，如果没有供给电压，电流就不会流动，这样就可以表示 1 和 0
38． 技术：摩尔定律
1965年4月19日，摩尔定律是由英特尔公司的创始人之一戈登·摩尔提出，《电子学》杂志（ElectronicsMagazine）发表了摩尔（时任仙童半导体公司工程师）撰写的文章 “让集成电路填满更多的组件”，文中预言半导体芯片上集成的晶体管和电阻数量将每年增加一倍
1975年，摩尔根据当时的实际情况对摩尔定律进行了修正，把 “每年增加一倍” 改为 “每两年增加一倍”。所以，业界普遍流行的说法是当价格不变时，集成电路上可容纳的元器件的数目，约每隔 18－24 个月便会增加一倍，性能也将提升一倍
39． 技术路线：High－k 45nm→FinFET 22nm→GAA 5nm
晶体管设计的思路主要是两点：第一提升开关响应度，第二降低漏电流。晶体管物理的图，就是漏电流－栅电压的关系图：
其中 oxide，绝缘层，作用是隔绝栅极和沟道。因为栅极开关沟道，是通过电场进行的，电场的产生又是通过在栅极上加一定的电压来实现的，但是欧姆定律告诉我们，有电压就有电流。如果有电流从栅极流进了沟道，那么还谈什么开关？早就漏了
最早的绝缘层就是和硅非常自然地共处的二氧化硅，其相对介电常数（衡量绝缘性的，越高，对晶体管性能来说，越好）约是3．9。但在尺寸缩小到一定限度时，从能带的角度看，因为电子的波动性，如果绝缘层很窄很窄的话，那么有一定的几率电子会发生隧穿效应而越过绝缘层的能带势垒，产生漏电流
眼看摩尔定律要终结到 45 nm 了，大家开始疯狂寻找，最后找到一种名为 HfO2 的材料，这就叫做high－k，这里的k是相对介电常数（相对于二氧化硅的而言）
金属栅是与high－k配套的一项技术。high－k材料会降低沟内的道载流子迁移率，并且影响在界面上的费米能级的位置，进而影响晶体管的阈值电压，金属的自由电荷浓度极高（超过10＾20），而且有镜像电荷效应，可以中和掉high－k材料的绝缘层里的偶极子对沟道和费米能级的影响
但干到 28 nm，又干不下去了，1999 年，胡正明教授在美国加州大学领导着一个研究小组探索如何将 CMOS 技术拓展到 25nm 及以下领域，最后提出两种可行方案：一是立体型结构的 FinFET 晶体管，另外一种是基于 SOI 的超薄绝缘层上硅体技术 （UTB－SOI，FD－SOI 晶体管技术），因为他的两个重要发明，摩尔定律在今天得以再续传奇
晶体管本质上是开关，有两个基本状态：开和关。与栅栏门允许或限制通行一样，FET栅极可允许或限制源与漏之间的电子流动。通常将FET直接装配在硅片上。绝缘介电层覆盖在硅片表面上，并将成为栅极介电层。导电层（如多晶硅或某种金属）被沉积在介电层上，最终成为栅极电极。该器件结构又名“平面型栅极”
当栅极长度过短时，就会出现短沟道效应（如漏电流），栅极的宽度决定了电流通过时的损耗，宽度越窄，功耗越低。当制程逼近20nm时，栅极对电流控制能力急剧下降，会出现“电流泄露”问题
FinFET 又叫鳍式场效应晶体管，这种新的晶体管把芯片内部平面的结构变成了 3D，把栅极形状改制，增加 Gate 端和下层的接触面积，减小栅极宽度的同时降低漏电率，而晶体管空间利用率大大增加。除此之外，在传统晶体管结构中，控制电流通过的闸门，只能在闸门的一侧控制电路的接通与断开，属于平面的架构。在 FinFET 的架构中，闸门成类似鱼鳍的叉状 3D 架构，可于电路的两侧控制电路的接通与断开。这种设计可以大幅改善电路控制，是解决20纳米及以下制程电流泄露问题的核心技术
想到难，做到更难。为什么呢？因为竖起来的那一部分硅，也就是用作沟道的硅，太薄了，只有不到10个纳米，不仅远小于晶体管的最小尺寸，也远小于最精密的光刻机所能刻制的最小尺寸。于是如何把这个Fin给弄出来，还得弄好，成了真正的难题，详细请持续关注本公众号史晨星（shichenxing1）设备篇
另外一种技术路线是SOI，特点是特殊材料、普通工艺，而FinFET的特点是普通材料，特殊工艺。FD－SOI是一种平面工艺技术，相对于Bulk CMOS主要多了一层叫做埋氧层的超薄绝缘层位于基硅顶部，用于形成一个超薄的晶体管通道，由于通道非常薄，所以没有必要掺杂通道，从而使晶体管完全耗尽
但干到 7 nm，又干不下去了，GAAFET（Gate All Around）晶体管将是未来最有可能突破 7 nm以下FinFET工艺的候选技术，GAAFET是一个周边环绕着gate的FinFET，和目前垂直使用fin的FinFET不同，GAAFET的fin设计在旁边，能够提供比普通FinFET更好的电路特性，“全包覆栅极”或“纳米丝”方法是应7nm或5nm 节点而生的概念
40． 技术：28 nm 成本最低
随着制程节点的缩小和工艺精度的提高，集成电路设计产品的设计成本迅速增加，10nm 的设计成本约为 28nm 的 4．5 倍，7 纳米制程节点的工艺研发费用达 3 亿美金，5 纳米研发费用在 5．4 亿美金，同时开发风险也随之增加
28 纳米是长制程节点，预计工艺生命周期将持续20年，从单位晶体管成本来看，28 纳米制程节点每百万门单价 2．7 美金，是目前市场上单位门成本最低的制程节点
