又一重磅芯片技术即将公开！
近日，韩国芯片巨头三星宣称要积极布局背面供电网络（BSPDN）技术，并宣布将此导入逻辑芯片的开发蓝图。同时，三星还提出要将BSPDN技术用于2nm芯片。采用该技术后，可使芯片面积缩小14．8％，布线长度减少9．2％！
据悉，三星将会在日本VLSI研讨会上公布BSPDN研究结果。
当光刻机不能延续摩尔定律后
众所周知，光刻机是延续摩尔定律的重要工具。以EUV光刻机为例，它是7nm时代的重大技术变革，可以让芯片突破7nm、5nm。但随着光刻机的演进，光刻机的更新速度正在减慢。背面供电网络（BSPDN）技术的出现，就成为了在下一代光刻机出现之前延续摩尔定律的一大关键。
首先我们要知道，芯片的构造是由下而上，层层制造的。从最小的晶体管元件开始，然后建立越来越小的线路层用于连接晶体管与金属层，这些线路被称为信号互连线，当中还包括给晶体管供电的电源线。当芯片的裸片制造完成后，还需要把它翻转并封装起来。封装主要是对裸片进行保护，并提供了与外部的接口，使其真正成为一个商用化的芯片。
随着晶体管越来越小，密度越来越高，互连线和电源线共存的线路层变成了一个越来越混乱的网络，堆栈层数也越来越多，可能需要穿过10－20层堆栈才能为下方的晶体管提供供电和数据信号。因此，世界顶级芯片巨头们都在研究一种“将电源线迁移到芯片背面”的方法，这样可以让芯片正面只需要专注于与晶体管的信号互连。
根据比利时微电子研究中心的说法，采用背面供电技术是为了减缓逻辑芯片正面在后段制程面临的壅塞问题，通过设计技术协同优化（DTCO），在标准单元实现更有效率的导线设计，协助缩小逻辑标准单元的尺寸。
一般而言，透过晶圆正面供电的方法虽能完成任务，却会使功率密度下降、性能受损。三星透露称，跟传统方法相比，背面供电技术可将芯片面积减少14．8％，芯片能拥有更多空间去增加更多晶体管，提高整体性能；布线长度也会减少9．2％，有助降低电阻、使更多电流通过，从而降低功耗，改善功率传输状况。
（三星分享BSPDN研究成果）
换言之，背面供电技术也可解释成小芯片设计演变，原本将逻辑电路和存储器模组整合的现有方案，改成正面具备逻辑运算功能，背面供电或信号传递。
那么，背面供电最大的优势在哪？一是这种技术通过将供电网络与逻辑IC中的信号金属化方案分离，减轻线路后端的布线拥塞并提供电源性能优势；二是这种技术能解决晶体管缩放中日益严重的电力输送问题。
我们都知道，一直以前电气工程中都存在电阻问题，电阻是材料抵抗电流强度的一种属性。像铜这样的材料的电阻从来都不是限制因素，但随着铜线缩小，电阻开始呈指数级上升。如何降低电流受到的干扰，或者避开电阻的影响，是各大厂商深度钻研的方向。
当晶体管尺寸不能变得更小时，向上堆叠或许是延续摩尔定律的新路径。但连续的层会导致电压降低，这会导致在电阻升高。因此，通过利用底部晶圆的背面进行功率传输和／或信号路由，可以获得额外的性能提升。
但难点在于，半导体中的底层对于关键层（实际晶体管本身）的总体设计至关重要。在正面制作这些巨大的堆栈会带来更大的问题，这就是BSPDN发挥作用的地方。拆分信号层和电源层是一个技巧，可以比从几何特征的物理角度缩小更多地缩放晶体管尺寸，所以研究者们正在重组半导体结构的内部，通过将电源信号和信号线移除为仅一条信号线将为更多晶体管腾出空间。也正是因为这一技术的难点所在，至今这一新的背面供电技术还没有被代工厂量产采用。
英特尔早已入局？
值得注意的是，三星并非第一家要采用背面供电技术的芯片厂商。在本月初，英特尔也发文介绍了PowerVia背面供电技术，该技术可帮助实现降低功耗、提升效率和性能，满足不断增长的算力需求。此外，背面供电技术提高了设计的简易性。
根据英特尔PowerVia背面供电技术的官方介绍：英特尔将在Intel 20A上首个采用PowerVia背面供电技术及RibbonFET全环绕栅极晶体管的节点，预计将于2024年上半年实现生产准备就绪，应用于未来量产的客户端ARL平台，目前正在晶圆厂启动步进（First Stepping）。
接下来的Intel 18A也正在推进内部和外部测试芯片，有望在2024年下半年实现生产准备就绪。目前，Arm已经和英特尔代工服务签署了涉及多代前沿系统芯片设计的协议，使芯片设计公司能够利用Intel 18A开发低功耗计算系统级芯片（SoC）；英特尔也将采用Intel 18A为瑞典电信设备商爱立信打造定制化5G系统级芯片。
显然，英特尔也看到了背面供电技术带来的诸多好处。例如，电源线可能占据芯片正面空间的 20％。因此，随着这些电源线的消失，互连层可以“宽松”一些。并且，这种技术的好处还不限于制造领域。
据了解，英特尔团队还特地制作了“Blue Sky Creek”测试芯片来证明这种方法，该芯片基于英特尔即将推出的 PC 处理器 Meteor Lake 中的能效核 —— 证明背面供电技术解决了芯片“披萨式”设计造成的两个问题。现在电源线和互连线可以分离开来并做得更粗，同时改善供电和信号传输。
对于普通计算机用户来说，这意味着降低能效和提高速度。在降低功耗的情况下更快地完成工作，再次延续摩尔定律的承诺。
背面供电会成为芯片制造的新王牌吗？
另有市场消息称，台积电如期2025年上线2nm制程，2025年下半年在新竹市宝山鄕量产，计划2026年推出N2P制程，这个制程将采用BSPDN技术。
在台积电2023年技术研讨会上，其透露N2P的背面PDN将通过减少IR Drop和改善信号，将性能提高10％－12％，并将逻辑面积减少10％－15％。当然，现在这种优势在具有密集供电网络的高性能CPU和GPU中会更加明显，因此将其移到后面对它们来说意义重大。
但关于如何实施背面PDN，台积电并没有过多的透露。但台积电曾经介绍过3D IC封装技术SoIC，这是他们实现背面PDN的一个很重要的前提准备。
不难发现，背面供电网络技术已成为过去几年在整个芯片制造行业悄然发展的技术概念。笔者预计，未来所有领先的芯片晶圆厂都将转向该技术。
