三、 电磁兼容的合理PCB设计
随着系统设计复杂性和集成度的大规模提高，电子系统设计师们正在从事100MHZ以上的电路设计，总线的工作频率也已经达到或者超过50MHZ，有的甚至超过100MHZ。当系统工作在50MHz时，将产生传输线效应和信号的完整性问题；而当系统时钟达到120MHz时，除非使用高速电路设计知识，否则基于传统方法设计的PCB将无法工作。因此，高速电路设计技术已经成为电子系统设计师必须采取的设计手段。只有通过使用高速电路设计师的设计技术，才能实现设计过程的可控性。
通常认为如果数字逻辑电路的频率达到或者超过45MHZ～50MHZ，而且工作在这个频率之上的电路已经占到了整个电子系统一定的份量（比如说１／３），就称为高速电路。实际上，信号边沿的谐波频率比信号本身的频率高，是信号快速变化的上升沿与下降沿（或称信号的跳变）引发了信号传输的非预期结果。要实现符合EMC标准的高频PCB设计，通常需要采用以下技术：包括旁路与去耦、接地控制、传输线控制、走线终端匹配等。
（1）旁路与去耦
去耦是指去除在器件切换时从高频器件进入到配电网络中的RF能量，而旁路则是从元件或电缆中转移不想要的共模RF能量。
所有的电容器都是由LCR电路组成，其中L是电感，它与导线长度有关，R是导线中的电阻，C是指电容。在某一频率上，该LC串联组合将产生谐振。在谐振状态下，LCR电路将有非常小的阻抗和有效的RF旁路。当频率高于电容的自谐振时，电容器渐变为感性阻抗，同时旁路或去藕效果下降。因此，电容器实现旁路与去耦的效果受引线长度，以及电容器与器件间的走线、介质填料等的影响。理想的去耦电容器还可以提供逻辑装置状态切换时所需的所有电流，实际上是电源和接地层间的阻抗决定电容器能够提供的电流的多少。
当选择旁路和去耦电容时，可通过逻辑系列和所使用的时钟速度来计算所需电容器的自谐振频率，根据频率以及电路中的容抗来选择电容值。在选择封装尺度是尽量选择更低引线电感的电容，这通常表现为SMT（Surface Mount Technology）电容器，而不选择通孔式电容器（如DIP封装的电容器）。另外在产品设计中，也常常采用并联去耦电容来提供更大的工作频带，减少接地不平衡。在并联电容系统中，当高于自谐振频率时，大电容表现感性阻抗并随频率增大而增加；而小电容则表现为容性阻抗并随频率增加而减少，而且此时整个电容电路的阻抗比单独一个电容时的阻抗要小。
（2）接地系统
大多数电子产品都要求接地。接地是使噪声干扰最小化并对电路进行划分的一个重要方法。接地主要表现在为模拟与数字电路之间提供参考连接以及在PCB的地层和金属外壳之间提供高频连接。
PCB经常包含着危险电压。它包括在电源组件、通信电路、延迟驱动仪表控制、功率交换模块以及类似的器件中。要使产品符合安全规则，并符合电磁兼容性，必须去掉这些危险电压，通常的策略就是采用地线或地平面系统。地线（或地平面）实质是信号回流源的低阻抗路径。由于地线的这种作用，使得地线中可能会有很大的电流存在。因为地线的阻抗不会是零，因而这种电流会产生电位差。当地线中有电位差存在时，对系统的影响就很明显了：地电位差能够造成电路的误动作，使系统工作不正常。
由于接地系统存在地电位差的问题，在设计产品的接地过程中必须针对PCB的特点选择相应的接地方法，而不能随意使用。通常采用的接地方法包括单点接地、多点接地、混合接地等。单点接地是指在产品设计中，接地线路与单独一个参考点相连，这种接地设置目的是为了防止来自两个不同的参考电平的子系统中的电流与射频电流经过同样的返回路径而导致共阻抗耦合。这种接地方法用在低频PCB中比较合适，可以减小分布传输阻抗的影响。但在高频PCB中，返回路径的电感在高频下成为线路阻抗的主要部分，因而在高频PCB中为使接地阻抗最小，通常采用多点接地法。多点接地中最重要的一点就是要求接地引线的长度最小，因为更长的引线代表更大的电感，从而增加地阻抗，引起地电位差。混合接地结构是单点接地和多点接地的复合。当在PCB中存在高低混合频率时常用这种结构，即在低频处呈现单点接地，而在高频处则呈现多点接地。如下图1为容性耦合混合接地。相对应的感性耦合混合接地模型中把C1～C3改为适合的电感即可。
（3）传输线效应以及终端匹配
传输线就是一个适合在两个或多个终端间有效传播电功率或电信号的传输系统，如金属导线、波导、同轴电缆和PCB走线。如果传输线终端不匹配，或者信号在阻抗不连续的PCB走线上传送，电路就会出现功能性问题和EMI干扰，这包括电压下降、冲击激励产生的振荡等。在处理传输线效应过程中，线路阻抗影响着产品的最终性能，当且仅当电路终接的负载等于线路的特性阻抗时，在PCB走线上传输的信号才会在足够远处被完全吸收而不会产生反射现象。若终端不匹配，大部分信号会反射回来，并且容易引起电路的过冲或欠冲甚至电路振荡。
通常所说的电气长线是指线路长度大于信号波长的1／20（频域），或传播延时大于信号上升沿时间的1／4（时域）的走线。信号线是否为电气长线决定该电路是集总参数还是分布参数结构。对分布参数电路，为了较好保持信号的波形，必须考虑调节传输线的特性阻抗和终端匹配问题。传输线终端反射电压可以通过下式表示：
Vr＝Vi（Rt－Z0）／ （Rt＋Z0）＝ρVi
其中Vr是终端电压，Vi是初始电压，Rt是终端阻抗，Z0是线路的特性阻抗，ρ为反射率。当Rt＝Z0时，反射率为0，即没有反射，电压保持不变；当Rt为无穷大，即终端开路，此时反射率为1，电压100％反射，此时的电压为原来电压值得两倍；如果Rt＝0，即终端短路，反射率为－1，则总电压为零。从中可以看出失配越大，则反射电压就越大，传输线若两端都不匹配，就会产生电路振荡。
针对传输线效应，通常采用控制走线的长度以及调节走线宽度改变特制阻抗来抑制传输线效应。例如：则：如果采用CMOS或TTL电路进行设计，工作频率小于10MHz，布线长度应不大于7．5英寸。工作频率在50MHz布线长度应不大于2英寸。如果工作频率达到或超过75MHz布线长度应在1．5英寸。对于GaAs芯片最大的布线长度应为0．3英寸。如果超过这个标准，就存在传输线的问题。解决传输线效应的另一个方法是选择正确的布线路径和终端拓扑结构。走线的拓扑结构是指电路网线的布线顺序及布线结构。当使用高速逻辑器件时，除非走线分支长度保持很短，否则边沿快速变化的信号将被信号主干走线上的分支走线所扭曲。通常情形下，PCB走线采用两种基本拓扑结构，即菊花链（Daisy Chain）布线和星形（Star）分布。当需要不同的阻抗时，最容易的方法就是改变线宽。
四、电磁兼容设计中的电源问题
在PCB设计中，电源系统（包括相对高电位于相对低电位）主要可能引起两个问题：一个是电源（或高电位）噪声，即在该数字电路系统中，CPU电路、动态存储器件和其他数字逻辑电路在工作过程中逻辑状态高速变换，造成系统电流和电压变化而产生的噪声，温度变化时的直流噪声以及供电电源本身产生的噪声等。另一个是地线（或低电位）噪声，即在系统内各个部分的地线之间出现电位差或因存在接地阻抗而引起接地噪声。
PCB上的电源电压波动和地电平波动容易导致信号波形产生尖峰过冲或衰减振荡，造成数字IC电路的噪声容限，进而引起误操作。其原因主要是数字IC的开关电流和电源线、地线的电阻所造成的电压降，以及元器件引脚的分布电感所造成的感应电压降。分布电感引起的电压降影响比线路阻抗大，这是设计中必须考虑的一个方面。
当PCB中CMOS部分是数字模拟混合电路时，如D／A转换，当数字部分接电源VDD后，VDD的电能会耦合到模拟部分，部分VDD电压出现在模拟电源的管脚上，对整个系统性能有很大的破坏，甚至导致系统不能工作。
由于以上的原因，PCB上电源布线应该根据电流的大小，尽量加大电源线线宽，以期减少环路阻抗。在多层PCB中采用电源层和地层，同时减少电源线到电源层或地层的线长。另外，电源线和地线的走向应该和数据线或地址线传递的方向一致，这样可以减少干扰，增强系统的抗噪声能力。
展望
随着电子科技的发展，系统时钟和速度不断提高。现在的计算机系统中时钟工作频率经常达到上GHz。当元件工作在高频时，为适应更小的时钟脉冲间隔，信号跳变沿速率加快，因此RF频谱分散加重了，产生EMI干扰的可能性增加了，要设计符合EMC的产品难度提高了。但是只要根据产品的特性以及频率特性总可以找到相应的设计方案。
一个简单的电磁干扰模型包括三个因素：必要的能量源、必要的接收器、在接收器和能量源之间必须有能量传输的耦合路径。只有这三方面都存在时干扰才可能产生。工程师的任务就是决定系统设计中哪个要素是最容易消除的，并通过相应的PCB设计来实现这种消除EMI的思想。
另外，在设计中尽量使用尽可能慢的逻辑系统。比如在大多数应用中，一个74HCT器件足以作为一个74ACT器件的临时替代品，同时具有产生更小RF能量的优点。一个总的设计思想就是不要使用比功能上所要求的或电路实际要求的更快的元件。
参考文献
（1）Mark I． Montrose著． 刘元安等译． 电磁兼容和印制电路板理论、设计和布线． 北京：人民邮电出版社，2002．12
（2）曾峰等． 印制电路板（PCB）设计与制作． 北京：电子工业出版社，2002．11
