各大晶圆厂积极寻求差异化，BulkCMOS、FD－SOI和FinFET随时待命，不过问题在于，在28nm之后，芯片制造商将走向何方？
一两年前，各大晶圆厂推出了新的22nm工艺，现在他们正在加紧准备量产并打算较量一番。
格罗方德、英特尔、台积电和联华电子正在开发22nm工艺或扩大他们在22nm上的战果，一系列迹象表明，该节点可以在汽车、物联网和无线通信等应用上揽下大量业务，产生大量营收。不过，因为各大代工厂提供的22nm工艺有诸多差别，代工厂的客户们需要面临一些艰难选择，而且，有的工艺并没有完整的EDA工具或IP的支持。
尽管如此，出于多种原因，代工厂们并没有放缓推动22nm工艺的步伐。首先，历经多年增长之后，28nm工艺首度面临增长放缓和产能过剩的困扰，在这种背景之下，制造商们将目光投向22nm，寄望它可以接力28nm，产生大量新营收。
图1FinFET与Planar
此外，22nm给代工客户提供了新的选择。目前，许多使用28nm及更高工艺尺寸的客户正在考虑转向16nm／14nm和更低尺寸的工艺，但是由于这些先进工艺仅限于FinFET晶体管，其成本比传统的平面晶体管更高昂。
所以，对于现在使用28nm及更高工艺尺寸的代工客户而言，22nm是一个很有吸引力的选项。它不仅可以提供比28nm更优异的性能，还比16nm／14nm和更低工艺尺寸的FinFET便宜。
但是，各个代工厂提供的22nm工艺可能大不相同。现在的22nm技术主要有三种版本：
台积电和联华电子正在开发22nm平面体CMOS工艺。
格罗方德正准备量产22nm平面FD－SOI技术。
英特尔推出的是低功耗22nmFinFET技术。
除此之外，还有三星正在开发的一种18nm平面FD－SOI技术，不管是22nm还是18nm，他们面向的都是同样的客户群体，这意味着代工厂在22nm上的大战一触即发。
“22nm会成为下一个广受欢迎的成熟节点吗？我认为是的，”Arm物理设计事业部营销副总裁KelvinLow表示，他也是代工行业的资深专家，“我并不认为市场上最终只有一个赢家，因为客户们的设计考虑各不相同，这些22nm技术都能找到自己的用武之地。”
当然，22nm和18nm并不适用于所有应用。就像之前那样，客户可以选择停留在28nm或更老的工艺上，也可以跳过22nm和18nm，直接采用16／14nm和更先进的工艺。工艺选择取决于应用类型，还要考虑功耗、性能、面积、交付时间、成本等传统指标。
为了帮助半导体行业客户加深了解，本文介绍一下各项22nm工艺及其供应商的发展动态。
BulkCMOS
现在，有的人把22nm视为一个独立市场区段，但是有的人则认为22nm可以被归到28nm这个大类里面。
国际商业战略（IBS）是一家研究公司，它把28nm、22nm、20nm和18nm这四个节点归为同一类。根据IBS的预测，2018年这类工艺的市场规模将达到115亿美元，同比2017年下降2．8％，22nm市场2019年预计仅增长0．6％，但随后将开始自己波澜壮阔的增长步伐。
在这个大类中，28nm体量最大，根据IBS的统计数据，2017年28nm晶圆代工市场规模达100亿美元，2018年持平，并受到了产能过剩的困扰。一方面，有一部分28nm客户正在向更高级的工艺节点迁移，带走了一部分业务，另一方面，中国正在大张旗鼓地建设更多28nm晶圆产能，更加加剧了这个市场的困境。
对28nm而言更加雪上加霜的是，22nm将开始蚕食28nm工艺的市场。“2018年，22nm的晶圆代工体量仅为28nm的十分之一，”IBS首席执行官HandelJones说。“根据我们的推断，随着时间的推移，22nm将成为下一个大块头节点。”
在22nm上，平面型BulkCMOS、FD－SOI和finFET是众所周知的三种主要技术选项，其中，BulkCMOS多年来一直都是芯片产业的中流砥柱，因此也更广为人熟知。CMOS可以被用在平面型和finFET晶体管上，而FD－SOI使用专用的绝缘体上硅晶片，其在衬底中包含薄绝缘层。
这三种技术各有优劣。其中，BulkCMOS成本最低，但是2DCMOS晶体管最容易漏电，这也是finFET横空出世的主要原因之一。芯片制造商可以通过控制漏电提高时钟频率，但是速度和动态功率密度必须相平衡。FD－SOI使用平面型工艺，增加了体偏置来控制漏电和功耗，并取得了和时钟频率的平衡。但是，他们的缺点是都比BulkCMOS更昂贵。
所有这些22nm工艺都旨在赢得无需多重图案化工艺步骤的新业务，多重图案化不仅耗时，而且会增加成本，28nm有效地平衡了应用的性能和成本，因此，自2011年推出以来迅速成为许多先进IC设计的最佳选择。
根据IBS的数据，28nm平面型器件的平均设计成本为5130万美元，而16／14nm芯片的平均设计成本则为1．063亿美元。因此，尽管格罗方德、台积电、UMC和其它公司提供了更先进的16／14nmfinFET，大多数设计仍然坚持使用更老旧的节点。
图2IC设计成本增加
“当你使用finFET时，掩膜和设计成本都会大幅增加，”IBS的Jones说。“FinFET对数字电路很友好，但是很难用它做射频，混合信号也是一个挑战。”
FinFET是高性能应用的理想选择，但这种工艺在其他方面受到一些限制，比如它很难集成RF和模拟电路。所以，为了填补这种市场空白，各大代工厂开始开发22nm。对于那些需要比28nm性能更高，但是不需要或者不能承受16／14nm或更先进工艺的高成本的客户而言，22nm提供了一个很好的中间选择。
22nm是物联网、混合信号和射频器件的理想选择。IBS声称，22nm比16nm／14nm更便宜，22nm器件的平均IC设计成本为7030万美元，介于28nm和16／14nm之间。
联华电子营销总监JohnChen表示，“我们预计22nm的生命周期将会很长，而且产量客观。客户不需要直接从28nm迁移到14nmfinFET，22nm提供了一个极具吸引力的超低漏电工艺选项，以供客户从现有的28nm设计中迁移过来。在掩模和设计成本上，22nm也优于14nm。”
对于那些采用65nm、55nm和40nm设计的芯片制造商而言，22nm提供了相对轻松的升级途径，这些设计对成本敏感。“当这波老工艺的产品迁移到下一个节点时，将会对22nm产生很大的推动作用，”Arm的Low说。“当成本合适、IP可用时，22nm市场将会真正爆发。”
在这些22nm技术中，台积电和联华电子开发的平面型BulkCMOS基本上是28nm平面型BulkCMOS技术的缩小版。与28nm一样，它采用高k／金属栅极、铜互连和低k电介质。
这种缩放方案有优点也有缺点。好的方面是，它是从28nm直接缩放而来，芯片制造商可以继承使用相同的设备和工艺流程。坏的方面则是，当工艺尺寸接近20nm时，Bulk技术会受到短沟道效应的影响，它会降低器件中的亚阈值斜率或关断特性。
在传统晶体管中，栅极下方的沟道区域耗尽了移动电荷，使掺杂剂原子离子化。“阈值电压是由这些原子里的电荷和栅极功函数决定的。耗尽区的深度控制静电泄露特性。耗尽区域下方是带有大量移动载体的中性硅。”IBM的半导体专家TerryHook解释道。
但随着工艺尺寸的降低，BulkCMOS晶体管容易出现被称为随机掺杂剂波动的现象。简单来说，这会引起通道中掺杂剂原子的变化。结果，BulkCMOS晶体管的执行可以偏离其标称行为，并且还可以在阈值电压方面产生随机差异。
“Bulk平面晶体管技术受到大量随机掺杂剂波动的限制，掺杂剂波动的波动是先进节点晶体管不匹配和变化的主要原因。”格罗方德产品线管理高级主管JamieSchaeffer在最近的一段视频中说。
解决掺杂剂波动问题的一种方法是转向完全耗尽型晶体管类型，如FD－SOI和finFET。“在finFET和FD－SOI中，沟道掺杂剂的波动问题基本不存在，晶体管可以一次性进行匹配。”芯片专家Hook说。
不过，台积电和联华电子这两家代工厂商决定将BulkCMOS的极限推进到22nm。尽管存在一些挑战，22nmBulkCMOS也有很大优势。
“一些客户正在从28nm迁移到22nm上，以获得密度／速度／功耗上的提升。台积电预计将会有20％左右的28nm客户选择22nm。”Gartner分析师SamuelWang表示。“FD－SOI适用于低功耗的利基型应用。22nmbulk是广受欢迎的28nm的缩小版本，大多数设计人员已经习惯了28nm的设计方法，而且拥有更广泛的物理IP。”
与此同时，台积电最近公布了其先前宣布的22nm技术的更多细节，该技术涉及两个工艺平台。第一种工艺是22nm超低功耗（ULP），适用于需要更高性能的低功耗应用，第二种工艺是22nm超低泄漏（ULL），适用于超低功耗器件。
“物联网和射频／模拟器件的应用领域非常广泛，”台积电研发副总裁CliffHou表示。“一项技术很难覆盖这两种应用，这也是为什么我们单独优化出两个工艺平台的原因。”
22nmULP的工作电压为0．8至0．9伏，台积电透露了22nmULL的新规格，其工作电压为0．6伏，该版本将于2019年4月上市。
