在我看来，IEDM是有关最新半导体工艺信息的首映会议。这是我选择了台积电5nm论文作为出席会议的关键原因。
IEDM是我参加的组织性最好的会议之一，一旦您拿起徽章，就会收到所有会议文件的U盘（与其他没有会议记录的会议不同）。在观看演讲之前先获得论文非常有用，我通常先审阅一篇论文，再观看演讲，然后再进行审阅。在演讲之前，我迅速预览了台积电的论文，不得不说我对论文中缺乏实际数据感到非常失望，因为没有节距，而且大多数结果图都以标准化单位表示。在2017年IEDM会议上，英特尔 和GLOBALFOUNDRIES（GF）分别展示了其10nm（相当于代工厂的7nm）和7nm的工艺，两家公司均以实际单位提供了关键的节距和电性结果。点这里您可以看到我以前的文章。
我想借此机会呼吁台积电提供更高的制程透明度
在周一的新闻午餐会上，许多IEDM的会议主席都可以使用，我向他们询问了这篇论文，以及他们是否曾经要求公司提供更多数据，还是因为缺乏足够的细节而拒绝了一篇论文。我得到的答案是肯定的，实际上他们今年由于缺乏数据而拒绝了另一家领先逻辑公司的平台文件，并表示他们在辩论是否让台积电文件进入。对于组织者来说，这是一个困难的境地，一种吸引与会者的标题论文，但与此同时，会议必须保持质量标准。
在本文的余下部分，我将讨论台积电披露的内容，然后根据我自己的调查尝试填写他们未披露的一些细节。我已经阅读了该论文，看到了所提交的论文，并在演示结束时向演示者提出了一个问题，并与众多行业专家讨论了此过程。
台积电的披露
台积电文件和演示文稿的主要要点是：
行业领先的5nm工艺。
完整的EUV层，＞ 10个EUV层替换了＞ 3个193i，从而减少了掩模数量，从而改善了周期时间和良率。论文对每个EUV层说＞ 4个193i，但在演示中，演示者说＞ 3个。
高迁移率沟道FET。
021μm2高密度SRAM。
逻辑密度提高约1．84倍，SRAM密度提高约1．35倍，模拟密度提高约1．3倍。
扩散时的栅极接触，独特的扩散终止，基于EUV的逻辑和SRAM栅极图案。
约15％的速度增益或30％的功率降低。
低电阻和电容与增强的势垒线和蚀刻停止层（ESL）互连，并带有铜回流间隙填充。后端（BEOL）还具有用于模拟用途的高电阻电阻器和超高密度金属－绝缘体－金属（MIM）电容器
5和1．2伏特I ／ O晶体管。
真正的多阈值电压处理，支持超过250mv范围的7个阈值电压，并且极低的Vt晶体管比上一代产品快25％。大概一次只能使用大约4Vts。
通过资质。
带有256Mb SRAM和CPU ／ GPU ／ SOC块以及D 0提前完成的高良率测试芯片，其良品率上升速度比任何以前的工艺都要快。512Mb SRAM具有∽80％的平均良率和＞ 90％的峰值良率。
与1现在风险生产ST一半2020计划大批量的生产。
